BEGIN:VCALENDAR
VERSION:2.0
PRODID:-//TUC//Events//EN
CALSCALE:GREGORIAN
BEGIN:VTIMEZONE
TZID:Europe/Athens
TZNAME:EEST
DTSTART:19700329T030000
RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=3
BEGIN:STANDARD
TZOFFSETFROM:+0200
TZOFFSETTO:+0300
TZNAME:EET
DTSTART:19701025T040000
RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=10
END:STANDARD
END:VTIMEZONE
BEGIN:VEVENT
CREATED:20240205T123356Z
LAST-MODIFIED:20240205T123356Z
DTSTAMP:20260311T031751Z
UID:1773191871@tuc.gr
SUMMARY:Παρουσίαση Διπλωματικής Εργασίας κ. 
 Κωνσταντίνου Βογιατζή - Σχολή ΗΜΜΥ
LOCATION:
DESCRIPTION:https://www.tuc.gr/el/to-polytechnei
 o/ilektronikes-ypiresies/imerologio/
 imerologio-ekdiloseon-1?tx_tucevents
 2_tuceventsdisplay%5Baction%5D=show&
 tx_tucevents2_tuceventsdisplay%5Bcon
 troller%5D=Event&tx_tucevents2_tucev
 entsdisplay%5Bevent%5D=6718&cHash=96
 7db12058c9475b2dcff3e1b95e0b19\nΠΟΛΥ
 ΤΕΧΝΕΙΟ ΚΡΗΤΗΣ\n Σχολή Ηλεκτρολόγων 
 Μηχανικών και Μηχανικών Υπολογιστών\
 n Πρόγραμμα Προπτυχιακών Σπουδών\n Π
 ΑΡΟΥΣΙΑΣΗ ΔΙΠΛΩΜΑΤΙΚΗΣ ΕΡΓΑΣΙΑΣ\n Κω
 νσταντίνου Βογιατζή\n με θέμα\n Μείω
 ση Γνωρισμάτων για Υλοποίηση σε Αναδ
 ιατασσόμενο Υλικό Ταξινομητών Μάθηση
 ς\n Feature Reduction for FPGA based
  implementation of Learning Classifi
 ers\n Εξεταστική Επιτροπή\n Καθηγητή
 ς Απόστολος Δόλλας (επιβλέπων)\n Καθ
 ηγητής Μιχαήλ Λαγουδάκης\n Καθηγητής
  Ιωάννης Παπαευσταθίου (Τμήμα ΗΜΜΥ, 
 ΑΠΘ)\n Περίληψη\n Τα τελευταία χρόνι
 α τα σετ δεδομένων έχουν αυξηθεί ραγ
 δαία, κυρίως επειδή συλλέγονται μαζι
 κά από πολυάριθμες συσκευές για τους
  καταναλωτές στο διαδίκτυο των πραγμ
 άτων ή υπηρεσιών, όπως κινητές συσκε
 υές, αρχεία καταγραφής λογισμικού, κ
 άμερες, ασύρματα δίκτυα αισθητήρων κ
 .λπ. Ετερογενές υλικό, όπως η αναδια
 τασσόμενη λογική (Field Programmable
  Gate Arrays - FPGA) , φαίνεται να ε
 ίναι μια πολλά υποσχόμενη εναλλακτικ
 ή από άποψη επιτάχυνσης ακόμη και απ
 ό επεξεργαστή γραφικών Graphics Proc
 essing Unit (GPU) σε πολύπλοκα προβλ
 ήματα μηχανικής μάθησης. ;Oμως εξακο
 λουθούν να υποφέρουν από χαμηλούς πό
 ρους μνήμης στο ολοκληρωμένο κύκλωμα
  καθιστώντας δύσκολη την κλιμάκωση σ
 ε εργασίες υψηλής διάστασης, καθώς τ
 ο Ι/Ο μπορεί να κυριαρχεί στη συνολι
 κή καθυστέρηση. Λόγω τέτοιων περιορι
 σμών, οι FPGA επί του παρόντος χρησι
 μοποιούνται κυρίως για το πρόβλημα σ
 υμπερασμάτων και όχι για το πρόβλημα
  εκπαίδευσης, καθώς συνήθως απαιτεί 
 λιγότερους πόρους μνήμης. Σε αυτή τη
 ν εργασία προτείνουμε ένα γενικό σχή
 μα μείωσης διαστάσεων για ταξινομητέ
 ς εκμάθησης που λειτουργούν και τα δ
 ύο ως επιταχυντές εκπαίδευσης και συ
 μπερασμάτων και θα μπορούσαν να εφαρ
 μοστούν σε χαμηλούς πόρους συσκευές 
 υλικού όπως τα FPGA. Τα αποτελέσματα
  της διπλωματικής εργασίας αυτής κατ
 αδεικνύουν εντυπωσιακές βελτιώσεις, 
 με τη χρήση μνήμης στο ολοκληρωμένο 
 κύκλωμα κατά τη διάρκεια της εκμάθησ
 ης, μειωμένη κατά 10Χ έως 32Χ για δι
 αδικτυακή και μαζική εκμάθηση, με πε
 ρίπου 5% κόστος σε ακρίβεια. Υλοποιο
 ύμε μια αρχιτεκτονική υλικού με διοχ
 έτευση pipelining χρησιμοποιώντας έν
 αν ταξινομητή εκμάθησης σε συνδυασμό
  με ένα σχήμα μείωσης διαστάσεων που
  εφαρμόζει δύο διαφορετικές μεθόδους
 : πυρήνα κατακερματισμού και αραιή τ
 υχαία προβολή.\n Abstract \n During 
 recent years data sets have grown ra
 pidly, mainly because they are colle
 ctively gathered by numerous consume
 r information-sensing internet of th
 ings (IoT) devices or services such 
 as mobile devices, software logs, ca
 meras, wireless sensor networks etc.
  Heterogeneous hardware, such as FPG
 As, seem to be a promising alternati
 ve in terms of acceleration even fro
 m GPUs in complex machine learning p
 roblems. They still suffer though fr
 om low onchip memory resources makin
 g scaling to high dimensionality tas
 ks difficult, as I/O may dominate ov
 erall latency. Due to such restricti
 ons, FPGAs currently, are mostly use
 d for the inference problem and not 
 the training one as it usually requi
 res fewer memory resources. In this 
 work we propose a general dimensiona
 lity reduction scheme for learning c
 lassifiers operating both as trainin
 g and inference accelerators and cou
 ld be applied in low resource hardwa
 re devices such as FPGAs. We achieve
  impressive improvements, with on-ch
 ip memory utilization during trainin
 g reduced by 10x to 32x for online a
 nd batch learning, with around 5% co
 st in accuracy. We implement a pipel
 ined hardware architecture using a l
 earning classifier coupled with a di
 mensionality reduction scheme implem
 enting two different methods: Hash k
 ernel and Sparse random projection. 
 \n Meeting ID: 941 9107 0105\n Passw
 ord: 065259\n
STATUS:CONFIRMED
ORGANIZER;RSVP=FALSE;CN=TUC;CUTYPE=TUC:mailto:webmaster@tuc.gr
DTSTART:20240212T143000
DTEND:20240212T153000
TRANSP:OPAQUE
CLASS:DEFAULT
END:VEVENT
END:VCALENDAR