BEGIN:VCALENDAR
VERSION:2.0
PRODID:-//TUC//Events//EN
CALSCALE:GREGORIAN
BEGIN:VTIMEZONE
TZID:Europe/Athens
TZNAME:EEST
DTSTART:19700329T030000
RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=3
BEGIN:STANDARD
TZOFFSETFROM:+0200
TZOFFSETTO:+0300
TZNAME:EET
DTSTART:19701025T040000
RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=10
END:STANDARD
END:VTIMEZONE
BEGIN:VEVENT
CREATED:20240312T092852Z
LAST-MODIFIED:20240312T092852Z
DTSTAMP:20260612T014248Z
UID:1781217768@tuc.gr
SUMMARY:Παρουσίαση Διπλωματικής Εργασίας κ. 
 Γεωργίου Φλέγγα - Σχολή ΗΜΜΥ
LOCATION:
DESCRIPTION:https://www.tuc.gr/el/to-polytechnei
 o/ilektronikes-ypiresies/imerologio/
 imerologio-ekdiloseon-1?tx_tucevents
 2_tuceventsdisplay%5Baction%5D=show&
 tx_tucevents2_tuceventsdisplay%5Bcon
 troller%5D=Event&tx_tucevents2_tucev
 entsdisplay%5Bevent%5D=6847&cHash=d4
 a1c25d4bbd50e8986ad0c909d5047f\nΠΟΛΥ
 ΤΕΧΝΕΙΟ ΚΡΗΤΗΣ\n Σχολή Ηλεκτρολόγων 
 Μηχανικών και Μηχανικών Υπολογιστών\
 n Πρόγραμμα Προπτυχιακών Σπουδών\n Π
 ΑΡΟΥΣΙΑΣΗ ΔΙΠΛΩΜΑΤΙΚΗΣ ΕΡΓΑΣΙΑΣ\n Γε
 ωργίου Φλέγγα\n με θέμα\n Αρχιτεκτον
 ική Επιτάχυνσης Εκμάθησης σε Συνελικ
 τικά Νευρωνικά Δίκτυα\n Reconfigurab
 le Logic Based Acceleration of Convo
 lutional Neural Network Training\n Ε
 ξεταστική Επιτροπή\n Καθηγητής Απόστ
 ολος Δόλλας (επιβλέπων)\n Καθηγητής 
 Μιχαήλ Ζερβάκης\n Επίκουρος Καθηγητή
 ς Γρηγόριος Τσαγκατάκης (Πανεπιστήμι
 ο Κρήτης, Τμήμα Επιστήμης Υπολογιστώ
 ν)\n Περίληψη\n Στον ραγδαία εξελισσ
 όμενο κόσμο της τεχνητής νοημοσύνης 
 και της μηχανικής μάθησης, η πολύπλο
 κη φύση των αρχιτεκτονικών νευρωνικώ
 ν δικτύων, σε συνδυασμό με την εκθετ
 ική αύξηση των δεδομένων, έχουν αυξή
 σει τις υπολογιστικές ανάγκες της εκ
 παίδευσης ενός δικτύου. Οι παραδοσια
 κές CPU και GPU δυσκολεύονται να αντ
 αποκριθούν τις απαιτήσεις, γεγονός π
 ου προτρέπει στη διερεύνηση των αναξ
 ιοποίητων δυνατοτήτων της επιτάχυνση
 ς με βάση τις FPGA. Η παρούσα έρευνα
  εισάγει μια καινοτόμο αρχιτεκτονική
  υλικού προσαρμοσμένη σε FPGA για τη
 ν εκπαίδευση Συνελικτικών Νευρωνικών
  Δικτύων (CNNs), δίνοντας προτεραιότ
 ητα στην βέλτιστη ακρίβεια, στην ενε
 ργειακή απόδοση και στην επιτάχυνση 
 έναντι των συμβατικών συστημάτων CPU
  και GPU.\n Βασιζόμενοι σε προηγούμε
 νες έρευνες, αξιοποιούμε υλοποιήσεις
  General Matrix Multiply (GEMM) και 
 Image to Column(im2col), σε συνδυασμ
 ό με batch-level παραλληλισμό. Εξισο
 ρροπώντας την κατανομή του φορτίου ε
 ργασίας μεταξύ CPU και FPGA, εξασφαλ
 ίζουμε την αποτελεσματική συνεργασία
  τους, ενώ συνδυάζοντας πολλαπλές λε
 ιτουργίες επιτυγχάνουμε την εξοικονό
 μηση χρόνου εκτέλεσης και τη μείωση 
 της πολυπλοκότητας. Η ενσωμάτωση αλγ
 ορίθμων μηχανικής μάθησης τελευταίας
  τεχνολογίας με προηγμένα εργαλεία σ
 χεδίασης FPGA, συμπεριλαμβανομένου τ
 ου Vitis High-Level Synthesis (HLS),
  παράγει προσαρμοσμένα IP blocks για
  κάθε στάδιο της διαδικασίας εκπαίδε
 υσης του νευρωνικού δικτύου.\n Η Προ
 τεινόμενη Πλατφόρμα επιτυγχάνει σημα
 ντικό ρυθμό επεξεργασίας 374,32 εικό
 νων ανά δευτερόλεπτο, υπερβαίνοντας 
 το ρυθμό της CPU των 258,7 εικόνων α
 νά δευτερόλεπτο, ενώ λειτουργεί με σ
 ημαντικά χαμηλή κατανάλωση ισχύος τω
 ν 4,16 Watts (0,011 Joules ανά εικόν
 α). Αυτό την αναδεικνύεται ως μια κο
 ρυφαία επιλογή για αποδοτική εκπαίδε
 υση νευρωνικών δικτύων, επιδεικνύοντ
 ας ένα κέρδος\n απόδοσης ενέργειας 1
 6,55Χ έναντι των CPUs και 7,75Χ έναν
 τι των GPUs.\n Abstract \n In the ra
 pidly evolving landscape of artifici
 al intelligence and machine learning
 , the intricate nature of neural net
 work architectures, combined with ex
 ponential data growth, has intensifi
 ed the need for advanced computation
 al training. Traditional CPUs and GP
 Us struggle to meet these demands, p
 rompting exploration into the untapp
 ed potential of FPGA-based accelerat
 ion. This research introduces an inn
 ovative FPGA-tailored hardware archi
 tecture for training Convolutional N
 eural Networks (CNNs), prioritizing 
 optimal accuracy, energy efficiency,
  and speedup over conventional CPU a
 nd GPU systemsBuilding on prior rese
 arch, we strategically employ Genera
 l Matrix Multiply (GEMM) and Image t
 o Column(im2col) implementations, co
 upled with batch level parallelism. 
 The workload distribution between th
 e CPU and FPGA is intricately balanc
 ed, ensuring efficient collaboration
 , while multiple operations are syne
 rgistically combined to streamline c
 omputation time and reduce complexit
 y. The integration of state-of-the-a
 rt machine learning algorithms with 
 advanced FPGA design tools, includin
 g Vitis High-Level Synthesis (HLS), 
 yields tailored IP blocks for each s
 tage of the neural network training 
 process.\n Our Proposed Platform ach
 ieves a notable throughput of 374.32
  images per second, surpassing the C
 PU rate of 258.7 images per second, 
 while operating at a significantly l
 ower power consumption of 4.16 Watts
  (0.011 Joules per image). This posi
 tions the Proposed Platform as a lea
 ding candidate for energy-efficient 
 neural network training, showcasing 
 a 16.55x energy efficiency gain over
  CPUs and a 7.75x over GPUs.\n Meeti
 ng ID: 923 9073 1187\n Password: 023
 281\n
STATUS:CONFIRMED
ORGANIZER;RSVP=FALSE;CN=TUC;CUTYPE=TUC:mailto:webmaster@tuc.gr
DTSTART:20240315T140000
DTEND:20240315T150000
TRANSP:OPAQUE
CLASS:DEFAULT
END:VEVENT
END:VCALENDAR