BEGIN:VCALENDAR VERSION:2.0 PRODID:-//TUC//Events//EN CALSCALE:GREGORIAN BEGIN:VTIMEZONE TZID:Europe/Athens TZNAME:EEST DTSTART:19700329T030000 RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=3 BEGIN:STANDARD TZOFFSETFROM:+0200 TZOFFSETTO:+0300 TZNAME:EET DTSTART:19701025T040000 RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=10 END:STANDARD END:VTIMEZONE BEGIN:VEVENT CREATED:20240711T141801Z LAST-MODIFIED:20240711T141801Z DTSTAMP:20260414T154712Z UID:1776170832@tuc.gr SUMMARY:Παρουσίαση Διπλωματικής Εργασίας κ. Αλεξάνδρου Σκύβαλου - Σχολή ΗΜΜΥ LOCATION: DESCRIPTION:https://www.tuc.gr/el/to-polytechnei o/ilektronikes-ypiresies/imerologio/ imerologio-ekdiloseon-1?tx_tucevents 2_tuceventsdisplay%5Baction%5D=show& tx_tucevents2_tuceventsdisplay%5Bcon troller%5D=Event&tx_tucevents2_tucev entsdisplay%5Bevent%5D=7107&cHash=31 63e06f97e176c88698df933f36bbb6\nΠΟΛΥ ΤΕΧΝΕΙΟ ΚΡΗΤΗΣ\n Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών\ n Πρόγραμμα Προπτυχιακών Σπουδών\n Π ΑΡΟΥΣΙΑΣΗ ΔΙΠΛΩΜΑΤΙΚΗΣ ΕΡΓΑΣΙΑΣ\n Αλ εξάνδρου Σκύβαλου\n με θέμα\n Χρήση Δυναμικής Μερικής Αναδιαμόρφωσης ως Μηχανισμός Ασφαλείας Απέναντι σε Επι θέσεις Πλευρικών Καναλιών που Στοχεύ ουν την Κρυφή Μνήμη\n Using Dynamic Partial Reconfiguration as a Securit y Mechanism Against Cache Based Side Channel Attacks\n Εξεταστική Επιτρο πή\n Αναπληρωτής Καθηγητής Σωτήριος Ιωαννίδης (επιβλέπων)\n Καθηγητής Απ όστολος Δόλλας\n Καθηγητής Ευτύχιος Κουτρούλης\n Περίληψη\n Οι επιθέσεις πλευρικών καναλιών αποτελούν σημαντ ική απειλή στους σύγχρονους υπολογισ τές, καθώς είναι σε θέση να υποκλέψο υν πληροφορίες παρατηρώντας την κανο νική λειτουργία του συστήματος. Οι ε πιθέσεις που στοχεύουν την κρυφή μνή μη είναι ιδιαίτερα επικίνδυνες καθώς μπορούν να εξαγάγουν ζωτικές πληροφ ορίες παρακολουθώντας την κατάσταση της κρυφής μνήμης του επεξεργαστή, ε νώ ταυτόχρονα χρησιμοποιούνται σε μι α πληθώρα άλλων γνωστών επιθέσεων, ό πως το Spectre και το Meltdown. Έχου ν προταθεί πολλές άμυνες για τον μετ ριασμό αυτών των επιθέσεων, ωστόσο ό λες εισάγουν κόστος είτε σε πολυπλοκ ότητα, απόδοση ή χρήση πόρων. Σε αυτ ή τη διπλωματική εργασία προτείνουμε μια αποτελεσματική λύση, η οποία εί ναι σε θέση να ανιχνεύει και να μετρ ιάζει τέτοιου είδους επιθέσεις, χωρί ς να επιβαρύνει την απόδοση του συστ ήματος. Η λύση μας εκμεταλλεύεται τη δυνατότητα δυναμικής μερικής αναδια μόρφωσης των σύγχρονων FPGA για να ε ισάγει μια επαναδιαμορφώσιμη κρυφή μ νήμη. Το εφαρμόζουμε σε έναν επεξεργ αστή ανοιχτού κώδικα RISC-V (CVA6), τον οποίο τροποποιήσαμε για να υποστ ηρίζει πολλαπλές διαμορφώσεις κρυφής μνήμης που μπορούν να εναλλάσσονται κατά το χρόνο εκτέλεσης. Η αναδιαμό ρφωση της κρυφής μνήμης γίνεται σε ε πίπεδο υλικού και δεν διακόπτει την ομαλή λειτουργία του συστήματος, καθ ιστώντας το διαφανές προς το τρέχων λογισμικό. Είμαστε σε θέση να ανιχνε ύσουμε επικείμενες επιθέσεις παρακολ ουθώντας τις προσβάσεις σε πόρους χρ ονισμού, οπότε αλλάζουμε τη διαμόρφω ση της κρυφής μνήμης. Αποδεικνύουμε ότι με την αναδιαμόρφωση της κρυφής μνήμης που στοχεύουν αυτές οι επιθέσ εις μπορούμε να αποτρέψουμε την εξαγ ωγή πληροφοριών. Η λύση μας δεν επηρ εάζει την απόδοση του επεξεργαστή κα ι απαιτεί ελάχιστους πρόσθετους πόρο υς για να υλοποιηθεί, καθιστώντας τη ν μια βιώσιμη άμυνα έναντι αυτών των τύπων επιθέσεων.\n Abstract \n Side Channel Attacks pose a significant threat to modern processors, since t hey are able to steal information by observing the normal operation of t he system. Cache based SCAs are espe cially dangerous as they can extract vital information by simply monitor ing the state of the processor’s cac he, while simultaneously being used in a plethora of other well-known at tacks, such as Spectre and Meltdown. Many defenses have been proposed to wards the mitigation of these attack s, however they all come at a cost i n either complexity, performance or resource usage. In this thesis we pr opose an effective solution, that is able to successfully detect and mit igate cache-based SCAs at the hardwa re level, without introducing perfor mance penalties and any significant area overheads. Our solution leverag es the dynamic partial reconfigurati on feature of modern FPGAs to introd uce a reconfigurable cache. We imple ment this scheme on an open source R ISC-V processor (CVA6), which we mod ified to support multiple cache conf igurations that can be swapped durin g run-time. The cache reconfiguratio n is handled at the hardware level a nd does not interrupt the system’s n ormal operations, making it complete ly transparent to the software compo nents running on top of the processo r. We are able to detect impending a ttacks by monitoring accesses to tim ing resources, at which point we swi tch the cache configuration. We are able to show that by reconfiguring t he cache targeted by these attacks w e can successfully prevent them from extracting information. Our solutio n doesn’t impact the processor’s per formance and requires minimal additi onal resources to implement, making it a viable defense against these ty pes of attacks.\n Meeting ID: 975 03 15 6215\n Password: 805467\n STATUS:CONFIRMED ORGANIZER;RSVP=FALSE;CN=TUC;CUTYPE=TUC:mailto:webmaster@tuc.gr DTSTART:20240718T140000 DTEND:20240718T150000 TRANSP:OPAQUE CLASS:DEFAULT END:VEVENT END:VCALENDAR