BEGIN:VCALENDAR VERSION:2.0 PRODID:-//TUC//Events//EN CALSCALE:GREGORIAN BEGIN:VTIMEZONE TZID:Europe/Athens TZNAME:EEST DTSTART:19700329T030000 RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=3 BEGIN:STANDARD TZOFFSETFROM:+0200 TZOFFSETTO:+0300 TZNAME:EET DTSTART:19701025T040000 RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=10 END:STANDARD END:VTIMEZONE BEGIN:VEVENT CREATED:20240819T100129Z LAST-MODIFIED:20240819T100129Z DTSTAMP:20260616T173921Z UID:1781620761@tuc.gr SUMMARY:Παρουσίαση Διπλωματικής Εργασίας κ. Κωνσταντίνου Καραχάλιου - Σχολή ΗΜΜΥ LOCATION: DESCRIPTION:https://www.tuc.gr/el/to-polytechnei o/ilektronikes-ypiresies/imerologio/ imerologio-ekdiloseon-1?tx_tucevents 2_tuceventsdisplay%5Baction%5D=show& tx_tucevents2_tuceventsdisplay%5Bcon troller%5D=Event&tx_tucevents2_tucev entsdisplay%5Bevent%5D=7176&cHash=43 7a40665dee90a12650454cf5b3cc11\nΠΟΛΥ ΤΕΧΝΕΙΟ ΚΡΗΤΗΣ\n Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών\ n Πρόγραμμα Προπτυχιακών Σπουδών\n Π ΑΡΟΥΣΙΑΣΗ ΔΙΠΛΩΜΑΤΙΚΗΣ ΕΡΓΑΣΙΑΣ\n Κω νσταντίνου Καραχάλιου\n με θέμα\n Με τριασμός των επιθέσεων Πλευρικού Καν αλιού που βασίζονται σε HW σε Περιβά λλοντα FPGA Πολλαπλών Ενοικιαστών\n Mitigating HW-Based Side-Channel Att acks in Multi-Tentant FPGA Enviromen ts\n Εξεταστική Επιτροπή\n Αναπληρωτ ής Καθηγητής Σωτήριος Ιωαννίδης (επι βλέπων)\n Καθηγητής Απόστολος Δόλλας \n Δρ. Κωνσταντίνος Γεωργόπουλος \n Περίληψη\n Η αυξανόμενη χρήση των FP GAs στο επίπεδο του νέφους σε ένα σε νάριο πολλαπλών ενοικιαστών έχει εισ άγει αρκετούς κινδύνους ασφάλειας. Π ροηγούμενες έρευνες έχουν δείξει ότι ένας κακόβουλος χρήστης μπορεί να α ποθέσει αισθητήρες απομακρυσμένα για να παρακολουθεί τις τάσεις που προκ αλούνται από το PDN, καθιστώντας δυν ατή την επιτυχή εκτέλεση επιθέσεων α νάλυσης ισχύος εναντίον κρυπτογραφικ ών αλγορίθμων. Προς το παρόν, οι δύο κύριες μέθοδοι για την αντιμετώπιση τέτοιων προκλήσεων είναι το masking και το hiding. Μέσω της συνδυασμένη ς χρήσης αυτών των μεθόδων, η εισαγω γή επιπλέον θορύβου στο PDN μπορεί ν α αποκρύψει αποτελεσματικά τη λειτου ργικότητα κρυπτογραφικών αλγορίθμων. Για να επιτευχθεί η ενίσχυση της ασ φάλειας, μπορούν να ενσωματωθούν πρό σθετοι χρήστες σε ένα σύστημα, είτε εκτελώντας συγκεκριμένες λειτουργίες είτε παραμένοντας ανενεργοί, και αυ τοί τοποθετούνται μέσα σε συγκεκριμέ να PBs. Μια άλλη μέθοδος περιλαμβάνε ι την υλοποίηση ενός ενεργού φράχτη, ο οποίος περιλαμβάνει ROs στρατηγικ ά τοποθετημένους μεταξύ του επιτιθέμ ενου και του θύτη, μαζί με την προσθ ήκη ενός ή περισσότερων επιπλέον χρη στών. Αυτή η διπλωματική αναφέρεται στην αναγνώριση ενός intra-FPGA σενα ρίου στην πλατφόρμα Zed Board, αναδε ικνύοντας την αποτελεσματικότητα της τοποθέτησης πρόσθετων χρηστών ως μη χανισμού άμυνας για να αποτραπούν SC As. Οι δοκιμές που πραγματοποιήθηκαν αφορούσαν διαφορετικές σχεδιάσεις μ ε συγκεκριμένα PBs και διάφορες κατη γορίες πυρήνων. Επίσης, τα πειραματι κά αποτελέσματα ανέδειξαν την επίδρα ση των επιπλέον χρηστών ως αντίμετρο αλλά και την επίδραση του ενεργού φ ράχτη, ανάλογα με τον αριθμό των ROs , όταν συνδυάζεται με πρόσθετους χρή στες. Τα ευρήματα δείχνουν ότι συγκε κριμένες κατηγορίες πυρήνων, όπως οι κρυπτογραφικοί πυρήνες, εισάγουν πε ρισσότερο θόρυβο στη σχεδίαση, λειτο υργώντας έτσι ως αποτελεσματικοί μηχ ανισμοί άμυνας. Επιπλέον, η προσθήκη ενεργού φράκτη περιπλέκει σημαντικά τις προσπάθειες μιας κακόβουλης οντ ότητας να εκτελέσει μια επιτυχημένη επίθεση. Συνοψίζοντας, η παρούσα διπ λωματική παρουσιάζει ποσοτικά αποτελ έσματα που οι πάροχοι νέφους FPGA μπ ορούν να χρησιμοποιήσουν για να αξιο λογήσουν τα πλεονεκτήματα της ενσωμά τωσης επιπλέον πυρήνων στις πλατφόρμ ες τους, καθώς και το βαθμό στον οπο ίο οι επιπλέον χρήστες μπορούν να λε ιτουργήσουν ως μηχανισμοί άμυνας σε συγκεκριμένα PBs. \n Abstract \n The escalating utilization of Field-Pro grammable Gate Array (FPGA) at the c loud level in a multi-tenant scenari o has introduced several security ri sks. Prior investigations have demon strated that an attacker can remotel y deploy sensors to monitor the volt age fluctuations induced by the Powe r Distribution Network (PDN), thereb y enabling successful power analysis attacks against cryptographic algor ithms. Currently, the two primary me thodologies for addressing such chal lenges are masking and hiding. The c ombination of these methodologies ha s shown that introducing supplementa ry noise into the PDN can effectivel y obscure the functionality of crypt ographic algorithms. To achieve enha nced security, additional cores can be integrated into a system, either running in parallel or remaining ina ctive, and these are placed within s pecific Partial Blocks (PBs). Anothe r method involves implementing an Ac tive Fence, which includes Ring Osci llator (RO) strategically positioned between adversarial entities, along with the addition of one or more ex tra users. This thesis addresses the mapping of an intra-FPGA adversary scenario on the ZedBoard platform, d emonstrating the effectiveness of em ploying additional users as a defens e mechanism against Side-Channel Att acks (SCAs). The tests involved diff erent designs with specific partial blocks and various categories of cor es. The experimental results highlig hted the influence of extra cores as a countermeasure and the impact of the Active Fence when combined with additional users, depending on the n umber of ROs. The findings indicate that specific categories of cores, s uch as cryptographic cores, inject m ore noise into the design, thereby s erving as effective defense mechanis ms. Furthermore, the addition of the Active Fence significantly complica tes the efforts of a malicious entit y to execute a successful attack. In summary, this thesis presents quant itative results that FPGA cloud prov iders can use to assess the advantag es of incorporating extra cores on t heir platforms, as well as the exten t to which extra users can act as de fense mechanisms when conducting ope rations in specific PBs. \n Meeting ID: 962 6185 0934 \n Password: 10471 2\n STATUS:CONFIRMED ORGANIZER;RSVP=FALSE;CN=TUC;CUTYPE=TUC:mailto:webmaster@tuc.gr DTSTART:20240826T110000 DTEND:20240826T120000 TRANSP:OPAQUE CLASS:DEFAULT END:VEVENT END:VCALENDAR