20
Δεκ

Παρουσίαση Διπλωματικής Εργασίας κ. Αποστολάκη Απόστολου - Σχολή ΗΜΜΥ
Κατηγορία: Παρουσίαση Διπλωματικής Εργασίας  
ΤοποθεσίαΛ - Κτίριο Επιστημών/ΗΜΜΥ, 145Π-42
Ώρα20/12/2019 13:00 - 14:00

Περιγραφή:

Θέμα: Σχεδίαση Τελεστικών Ενισχυτών Διαγωγιμότητας (ΟΤΑ) Χαμηλής Κατανάλωσης σε Δυο Γενιές Τεχνολογίας Bulk CMOS - Design of Low Power Οperational Τransconductance Αmplifiers (OTAs) in Two Generations of Bulk CMOS

Εξεταστική Επιτροπή:
Αναπληρωτής Καθηγητής Ματτίας Μπούχερ (επιβλέπων)
Καθηγητής Κωνσταντίνος Μπάλας 
Καθηγητής Κωνσταντίνος Καλαϊτζάκης 

Περίληψη
Η  διαρκής ανάγκη για ακριβείς μεθοδολογίες σχεδίασης απαιτεί μια συνεχή έρευνα στον τομέα αυτό. Σε αυτή την εργασία, διερευνήθηκε η μεθοδολογία που βασίζεται στον δείκτη αναστροφής (IC) για σχεδιασμό κυκλωμάτων με MOSFET, χαμηλής ισχύος και χαμηλής τάσης. Αυτή η μεθοδολογία βασίζεται στην εξαγωγή παραμέτρων των τρανσίστορ προσανατολισμένη στη σχεδίαση, όπως το I0 (ρεύματος τεχνολογίας), τον συντελεστής κλίσης n, την παράμετρο διαγωμιμότητας KP κλπ. και αρκετές σημαντικές μετρικές απόδοσης (FoM), όπως gm/ID and Av (ενδογενές κέρδος). Για να εξεταστεί η ακρίβεια αυτής της προσέγγισης, σχεδιάστηκαν δύο διαφορετικές τοπολογίες τελεστικών ενισχυτών διαγωγιμότητας (OTA) σε λειτουργία χαμηλής ισχύος (απόδοση ισχύος 24uW), έναν p-εισόδου καθρέφτη ρεύματος τελεστικό ενισχυτή διαγωγιμότητας OTA μονής εξόδου και έναν τελεστικό ενισχυτή διαφορικής εξόδου (FDFC) ΟΤΑ. Για να τονισθεί η δυνατότητα πρόβλεψης της συγκεκριμένης μεθοδολογίας, χρησιμοποιήθηκαν δύο διαφορετικά κιτ σχεδιασμού (PDKs)· ένα CMOS PDK 65nm και ένα CMOS PDK 90nm. Η διαδικασία δομικής σχεδίασης περιλαμβάνει την εξαγωγή παραμέτρων και για τα δύο PDK, τη μαθηματική ανάλυση κάθε κυκλώματος, την επαλήθευση των αποτελεσμάτων της σχεδίασης και τη βελτιστοποίηση μέσω προσομοίωσης. Και οι τέσσερις σχεδιάσεις αναπτύχθηκαν στο Virtuoso ADE από την Cadence και προσομοιώθηκαν με τη χρήση του Spectre Simulation Platform. Το κέρδος ανοικτού βρόχου (A0), το εύρος ζώνης κέρδους (GBW), το περιθώριο φάσης (PM), ο ρυθμός μετατόπισης (SR), τα εύρη τάσης εισόδου και εξόδου, καθορίστηκαν ως κριτήρια απόδοσης κυκλώματος. Τέλος, παρουσιάζονται και αναλύονται συγκριτικά αποτελέσματα μεταξύ των τοπολογιών και των διαφορετικών τεχνολογιών.

Abstract 
The continued need for accurate design methodologies mandates an ongoing research in this field. In this work, the Inversion Coefficient (IC) based methodology for low-power, low-voltage MOSFET design was explored. This methodology is based on design-oriented transistor parameter extraction, such as I0 (technology current), slope factor n, transconductance parameter KP etc. and several important performance metrics in the form of Figures-of-Merit (FoM), such as gm/ID and Av (intrinsic gain). To test the accuracy of this approach, two different operational transconductance amplifier (OTA) topologies were designed in low power mode of operation (power dissipation 24uW), a current mirror p- input, single-ended OTA and a p-input, fully differential, folded cascode (FDFC) OTA. To accentuate the prediction capability of this methodology, two process design kits (PDKs) were used; a 65nm bulk CMOS PDK and a 90nm bulk CMOS PDK. The structural design flow includes the procedure of parameter extraction for both PDKs, the mathematical analysis of each circuit, the design validation and optimization via simulation. All four designs were developed in Virtuoso ADE by Cadence and simulated using Spectre Simulation Platform. Open-Loop Gain (A0), Gain Bandwidth (GBW) , Phase Margin (PM), Slew Rate (SR), Input and Output Voltage ranges, Input referred Noise and Input DC offset were set as circuit performance criteria. Finally, comparative results between circuit topologies and technology nodes are presented and discussed.


 

© Πολυτεχνείο Κρήτης 2012