Ημερολόγιο Εκδηλώσεων

ΠΟΛΥΤΕΧΝΕΙΟ ΚΡΗΤΗΣ
Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών
Πρόγραμμα Προπτυχιακών Σπουδών

ΠΑΡΟΥΣΙΑΣΗ ΔΙΠΛΩΜΑΤΙΚΗΣ ΕΡΓΑΣΙΑΣ

Ελένης Δρακουλάκη

με θέμα

Επιτάχυνση Κρυπτογράφησης Δεδομένων με τη Χρήση Αναδιατασσόμενης Λογικής για Κατανεμημένα Κέντρα Δεδομένων

A Hardware – Accelerated Cryptography IP for Disaggregated Datacenters

Εξεταστική Επιτροπή

Καθηγητής Απόστολος Δόλλας (επιβλέπων)
Αναπληρωτής Καθηγητής Σωτήριος Ιωαννίδης
Καθηγητής Διονύσιος Πνευματικάτος (Σχολή ΗΜΜΥ, ΕΜΠ)

Περίληψη

Ο κόσμος παράγει μια απίστευτη μεγάλη ποσότητα δεδομένων κάθε λεπτό της ημέρας κάθε μέρα, ο οποίος συνεχίζει να πολλαπλασιάζεται με εκπληκτικό ρυθμό. Οργανισμοί από κάθε κλάδο μετακινούνται γρήγορα από επεξεργασία ροών δεδομένων κατά παρτίδες σε επεξεργασία ροών δεδομένων σε πραγματικό χρόνο για να συμβαδίζουν με τις σύγχρονες απαιτήσεις. Η ανάγκη για την ασφάλεια και την προστασία των ιδιωτικών και προσωπικών δεδομένων είναι μεγαλύτερη από ποτέ και ο τομέας της κρυπτογραφίας παρέχει τα εργαλεία για να χειριστεί αυτό το έργο. Αυτή η  διπλωματική παρουσιάζει τη σχεδίαση για την επιτάχυνση κρυπτογράφησης δεδομένων με χρήση αναδιατασσόμενης λογικής με στόχο να ενσωματωθεί σε ένα κατανεμημένο κέντρο δεδομένων και να προστατεύσει τα δεδομένα χωρίς να παρεμβαίνει στις απαιτήσεις εύρους ζώνης και καθυστέρησης του διακομιστή. Σε αυτή τη διπλωματική, παρουσιάζουμε την υλοποίηση των αλγορίθμων AES, RC6 και Blowfish, τόσο το κομμάτι της κρυπτογράφησης όσο και της αποκρυπτογράφησης, στην πλατφόρμα Zynq UltraScale+ ZCU102 και η αξιολόγησή τους βασίζεται σε μια σειρά δοκιμών σε επίπεδο προσομοίωσης, με τους AES και RC6 να επιτυγχάνουν την καλύτερη απόδοση στα 12,79 Gbps, και με τον AES να διατηρεί τη χρήση πόρων σε χαμηλό επίπεδο. Επιπλέον, παρουσιάζουμε την αξιολόγηση της σχεδίασης μας για τον αλγόριθμο AES, τόσο το κομμάτι της κρυπτογράφησης όσο και της αποκρυπτογράφησης, σε μια φυσική πλακέτα, χρησιμοποιώντας πλακέτας PYNQ Z1 FPGA, και της συνολικής απόδοσής του σε σύγκριση με μια υλοποίηση λογισμικού που εκτελείται σε διακομιστή υψηλής ταχύτητας.  Και παρόλο που χάνουμε από άποψη απόδοση σε σχέση με την Zynq UltraScale+ ZCU102, αποδεικνύεται ότι η σχεδίαση, όταν υλοποιείται με μια μικρή, χαμηλού κόστους και χαμηλής κατανάλωσης ενέργειας FPGA πλακέτα μπορεί να αποδώσει εξίσου καλά στην περίπτωση της κρυπτογράφησης ή ακόμη και δύο φορές καλύτερα στην περίπτωση της αποκρυπτογράφησης, έναντι ενός διακομιστή υψηλής ταχύτητας.

Abstract 

The world generates an unfathomable amount of data every minute of every day, and it continues to multiply at a staggering rate. Organizations in every industry are rapidly moving from batch processing to real-time data streams to keep pace with modern demands. The need to secure and protect private and personal data is greater than ever, and the field of cryptography provides the tools to handle this task. This thesis presents a design for a hardware-accelerated cryptography IP with the goal to be incorporated into a disaggregated datacenter and protect the data without interfering with the bandwidth and latency requirements of the server. In this thesis, we present the implementation of the AES, RC6, and Blowfish algorithms, both encryption and decryption, in the Zynq UltraScale+ ZCU102 Evaluation Platform and their evaluation based on a series of simulation-level tests, with AES and RC6 achieving the best throughput at 12.79 Gbps, while AES kept the resource utilization at a low level. As well as, the evaluation of AES encryption and decryption design in a physical board, by using the PYNQ Z1 FPGA board, and its overall performance compared to a software implementation running in a high-speed server, and even though it loses in terms of performance against the Zynq UltraScale+ ZCU102, it proves that the design, while implemented at a small, low cost, low-power consumption FPGA board can perform as well in the case of encryption, or even two times better, in the case of decryption, against a high-speed server.

Meeting ID: 965 8499 8558
Password: 989130